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靜態時序分析是芯片設計完成后進行時序驗證的過程，本課程通過理論和實踐相結合的方式，讓學員熟練掌握靜態時序分析的理論知識，并可以熟練是用EDA工具Prime Time進行時序分析和signoff。時序的概念貫穿整個ASIC流程，是ASIC設計實現的重要指標，靜態時序分析方法作為唯一的全面時序分析和收斂的保證，起重要性無可厚非。本課程旨在對時序約束和實現分析的原理進行介紹，并利用PrimeTime工具，對時序分析的流程，約束，時序路徑，時序報告進行深入解析，并利用實訓項目，對post-layout的網表進行時序驗收檢查，同時也對高級時序分析方法OCV和信號完整性等進行介紹。本課程適合數字集成電路設計高年級本科生，研究生，高校科研人員和數字集成電路后端設計工程師。

本課程適合于有意從事芯片后端設計的工程師。

獲取技能：

1. 熟練掌握timing的概念，分析方法

2. 熟練掌握pt_shell的使用

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

課程大綱：

1. Timing constraint

2. 時序約束 技巧

3. Extraction

4. 提取技巧

5. pt_shell usage

6. 腳本使用和編寫

7. Clock Specification

8. Timing model

9. 時序模型技巧

10. 報告產生與分析

11. Prime Time重要命令詳解和用法

12. PT靜態時序分析技術項目實踐